精选项目

旨在加速芯片设计的开源项目。
高级合成 (HLS) 工具链，可根据灵活的功能简要说明生成可合成的设计。
从 RTL 到 GDSII 的自动化流程可执行从 RTL 到 GDSII 的完整 ASIC 实现步骤。
使用开放工具（Yosys、Verilator、OpenROAD 等）处理硬件描述语言（Verilog、VHDL、Chisel、nMigen 等）的 Bazel 规则。