Dự án nổi bật

Các dự án nguồn mở giúp đẩy nhanh quá trình thiết kế vi mạch.
Chuỗi công cụ Tổng hợp cấp cao (HLS) tạo ra các thiết kế có thể tổng hợp từ các mô tả linh hoạt, cấp cao về chức năng.
Quy trình RTL sang GDSII tự động thực hiện các bước triển khai ASIC đầy đủ từ RTL đến GDSII.
Các quy tắc Bazel cho Ngôn ngữ mô tả phần cứng (Verilog, VHDL, Chisel, nMigen, v.v.) bằng các công cụ mở (Yosys, Verilator, Open Đường, v.v.).