精選專案

可加快晶片設計速度的開放原始碼專案。
高階合成 (HLS) 工具鏈。這套工具可以根據靈活的高層次功能描述，製作出可合成的設計。
從 RTL 到 GDSII 的自動化流程，執行從 RTL 到 GDSII 的 ASIC 完整實作步驟。
硬體描述語言 (Verilog、VHDL、Chisel、nMigen 等) 的 Bazel 規則，支援開放工具 (Yosys、Verilator、OpenROAD 等)。