Избранные проекты

Проекты с открытым исходным кодом для ускорения проектирования микросхем.
Цепочка инструментов синтеза высокого уровня (HLS), которая создает синтезируемые конструкции на основе гибких высокоуровневых описаний функциональности.
Автоматизированный процесс преобразования RTL в GDSII, выполняющий полный цикл реализации ASIC, от RTL до GDSII.
Правила Bazel для языка описания оборудования (Verilog, VHDL, Chisel, nMigen и т. д.) с открытыми инструментами (Yosys, Verilator, OpenROAD и т. д.).