注目のプロジェクト

シリコン設計を高速化するためのオープンソース プロジェクト。
機能の柔軟かつ高レベルな記述から合成可能な設計を生成する、高位合成（HLS）ツールチェーン。
RTL から GDSII までの ASIC 実装手順すべてを実行する、RTL から GDSII までの自動フロー。
ハードウェア記述言語（Verilog、VHDL、Chisel、nMigen など）とオープンツール（Yosys、Verilator、OpenROAD など）に関する Bazel ルール。