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Progetti open source per accelerare la progettazione di chip.
Toolchain di High Level Synthesis (HLS) che produce progetti sintetizzabili da descrizioni flessibili e di alto livello delle funzionalità.
Flusso automatizzato da RTL a GDSII che esegue tutti i passaggi di implementazione dell'ASIC da RTL fino a GDSII.
Regole Bazel per l'hardware Description Language (Verilog, VHDL, Chisel, nMigen ecc.) con strumenti aperti (Yosys, Verilator, OpenROAD e così via).