Build Custom Silicon with Google

Toolchain Sintesis Tingkat Tinggi (HLS) yang menghasilkan desain yang dapat disintesis dari deskripsi fungsi tingkat tinggi dan fleksibel.

Alur RTL ke GDSII otomatis yang melakukan langkah-langkah implementasi ASIC secara penuh dari RTL hingga ke GDSII.

Aturan Bazel untuk Hardware Description Language (Verilog, VHDL, Chisel, nMigen, dll.) dengan alat terbuka (Yosys, Verilator, OpenROAD, dll).