चुनिंदा प्रोजेक्ट

सिलिकॉन डिज़ाइन को बेहतर बनाने के लिए, ओपन सोर्स प्रोजेक्ट.
हाई लेवल सिंथेसिस (HLS) टूलचेन, जो सुविधाजनक और बेहतर तरीके से काम करने वाली जानकारी की मदद से, छोटे-छोटे डिज़ाइन तैयार करता है.
यह ऑटोमेटेड RTL से GDSII फ़्लो करता है, जो एएसआईसी को लागू करने के सभी चरणों को RTL से लेकर GDSII तक, पूरी तरह परफ़ॉर्म करता है.
ओपन टूल (Yosys, Verilator, OpenUNIT वगैरह) के साथ, हार्डवेयर की जानकारी देने वाली भाषा के लिए Bazel के नियम (Verilog, VHDL, Chisel, nMigen वगैरह).