Vorgestellte Projekte

Open-Source-Projekte zur Beschleunigung des Siliziumdesigns.
HLS-Toolchain (High Level Synthesis), die synthetierbare Designs aus flexiblen, allgemeinen Funktionsbeschreibungen erstellt.
Automatisierter RTL-zu-GDSII-Ablauf, der vollständige ASIC-Implementierungsschritte von RTL bis GDSII durchführt.
Bazel-Regeln für Hardware Description Language (Verilog, VHDL, Chisel, nMigen usw.) mit offenen Tools (Yosys, Verilator, OpenROAD usw.).